Improve Chip Side Wall Crack Issue in Nanometer Packing Process of Semiconductor.

Improve Chip Side Wall Crack Issue in Nanometer Packing Process of Semiconductor.

助理教授級研究員    #7270    ccchung@g4e.npust.edu.tw
年份2020
作者Wang, C. N., Hsueh, M. H., Lai, C. J., 鍾智超, Chen, W. C., Wang, S. H.*
Author count6
Created date2021-09-05
作者順序第四(以上)作者
通訊作者
發表年份2020
發表月份12
期刊名稱IEEE Transactions on Components, Packaging and Manufacturing Technology
出版地國別/地區阿富汗伊斯蘭國
發表卷數11
發表期數2
起始頁173
結束頁180
發表型式
審稿制度
出版語言外文